Основы цифровой техники

http://portal-ed.ru/index.php/osnovy-tsifrovoj-tekhniki 2019-02-11T17:37:21+00:00 Joomla! - Open Source Content Management КЦУ и ПЦУ. Что такое и в чем разница 2013-12-03T00:55:53+00:00 2013-12-03T00:55:53+00:00 http://portal-ed.ru/index.php/osnovy-tsifrovoj-tekhniki/184-ktsu-i-ptsu-chto-takoe-i-v-chem-raznitsa EngineerDeveloper® [email protected]

<div class="feed-description"><img src="images/statyi/FPGA/OCT/KCU_i_PCU/SH1.jpg" border="0" alt="" style="display: block; margin-left: auto; margin-right: auto;" /> Рис.1 Разделение цифровых устройств Устройство называют комбинационным, если его выходные сигналы в некоторый момент определяются входными сигналами в этот же момент времени. КЦУ не содержат элементов памяти. К комбинационным цифровым устройствам можно отнести такие элементы как: <ul> <li> Логические элементы AND, OR, XOR;</li> </ul> <ul> <li> Шифраторы и дешифраторы;</li> </ul> <ul> <li> Преобразователи кодов;</li> </ul> <ul> <li> Мультиплексоры и Демультиплексоры;</li> </ul> <ul> <li> Сумматоры;</li> </ul> <ul> <li> Компараторы.</li> </ul> Последовательностные цифровые устройства характеризуются тем, что выходные сигналы зависят не только от текущих значений входных сигналов, но и от последовательности значений входных сигналов, поступивших на входы в предшествующие моменты времени. ПЦУ содержат элементы памяти. К последовательностным цифровым устройствам можно отнести такие элементы как: <ul> <li> Триггеры;</li> </ul> <ul> <li> Регистры;</li> </ul> <ul> <li> Счетчики;</li> </ul> <ul> <li> Запоминающие устройства.PROM, ROM, RAM.</li> </ul> В заключении отмечу, что разница между ПЦУ и КЦУ на «лицо», КЦУ не умеет запоминать, в то время как ПЦУ имеет запоминающее устройство. Выделитель фронта сигнала можно отнести к примитивным ПЦУ. <img src="images/statyi/FPGA/OCT/KCU_i_PCU/SH2.jpg" border="0" alt="" width="635" height="219" style="display: block; margin-left: auto; margin-right: auto;" /> Рис.2 Выделитель фронта сигнала На рис. 2 изображен выделитель фронта сигнала. Он состоит из двух триггеров и одного логического элемента. Первый триггер после входа служит для привязки к системной тактовой частоте, а второй работает в сочетании с логикой. Результат – импульс равный периоду следования тактовых импульсов. Так как триггер является элементарной ячейкой памяти. То есть после записи по положительному тактовому фронту FD находится в установленном состоянии до прихода нового фронта тактового сигнала (запоминает). При этом элемент «AND2B1» является примитивным КЦУ и входит в состав ПЦУ.</div>

<div class="feed-description"> Классическое определение термина «триггер» звучит следующим образом: Триггер— класс электронных устройств, обладающих способностью длительно находиться в одном из двух устойчивых состояний и чередовать их под воздействием внешних сигналов. Термин триггер происходит от английского слова trigger — защёлка, спусковой крючок. Для обозначения этого устройства в английском языке чаще употребляется термин flip-flop, что в переводе означает "хлопанье". Поясню. Триггер – это устройство, относящееся к классу электронных цифровых устройств обладающие способностью находиться либо в «0», либо в «1» и чередовать их под воздействием тактов и сигналов разрешения тактов, а также сигнала сброса. Исторически триггеры разрабатывались на лампах, транзисторах. Но я бы не хотел углубляться в принцип работы триггера до уровня транзисторов и направлений протекания токов. Поэтому абстрагируемся от физики его работы и акцентируем внимание на особенности и принципе его работы с точки зрения цифровых процессов. На рис. 1 приведен самый элементарный триггер, реализованный на двух инверторах. <img src="images/statyi/FPGA/OCT/RSFF_sh1.jpg" border="0" alt="" style="display: block; margin-left: auto; margin-right: auto;" /> Рис.1. Простейший RS-триггер на инверторах. RS – триггер изображенный на рис.1 способен хранить 1 бит информации. Но он не позволяет записать этот бит информации, стереть бит информации. Чего нельзя сказать про RS – триггер реализованный на двух элементах 2И-НЕ (см.рис.2) <img src="images/statyi/FPGA/OCT/RSFF_sh2.jpg" border="0" alt="" style="display: block; margin-left: auto; margin-right: auto;" /> Рис.2. Простейший RS-триггер (асинхронный) на элементах 2И-НЕ. Из рисунка видно, что появились два входа: «S» - set (установка) и «R» - reset (сброс). С помощью входа «S» мы можем установить триггер в одно из двух устойчивых состояний, а вход «R» служит для сброса триггера. Чтобы разобраться с принципом работы RS-триггера обратимся к таблице истинности приведенной в табл.1 <div align="center"> <table border="1" cellspacing="0" cellpadding="0"> <tbody> <tr> <td> R </td> <td> S </td> <td> Q(t) </td> <td> Q(t+1) </td> <td> Пояснения </td> </tr> <tr> <td> 0 </td> <td> 0 </td> <td> 0 </td> <td> 0 </td> <td rowspan="2"> Режим хранения информации R=S=0 </td> </tr> <tr> <td> 0 </td> <td> 0 </td> <td> 1 </td> <td> 1 </td> </tr> <tr> <td> 0 </td> <td> 1 </td> <td> 0 </td> <td> 1 </td> <td rowspan="2"> Режим установки единицы S=1 </td> </tr> <tr> <td> 0 </td> <td> 1 </td> <td> 1 </td> <td> 1 </td> </tr> <tr> <td> 1 </td> <td> 0 </td> <td> 0 </td> <td> 0 </td> <td rowspan="2"> Режим записи нуля R=1 </td> </tr> <tr> <td> 1 </td> <td> 0 </td> <td> 1 </td> <td> 0 </td> </tr> <tr> <td> 1 </td> <td> 1 </td> <td> 0 </td> <td> * </td> <td rowspan="2"> R=S=1 запрещенная комбинация </td> </tr> <tr> <td> 1 </td> <td> 1 </td> <td> 1 </td> <td> * </td> </tr> </tbody> </table> </div> Таблица 1. Таблица истинности RS-триггера (асинхронного). Из таблицы видно, если подать единицы на вход S выходное состояние становится равным логической единице. А при подаче единицы на вход R выходное состояние становится равным логическому нулю. Если одновременно установить на оба входы две логической единицы, тогда триггер может оказаться в любом не устойчивом состоянии. Подобная комбинация (R=1, S=1) является запрещенная. В более сложных триггерных схемах при запрещенной комбинации на входе, триггер переходит в третье состояние. Одновременное снятие обоих единиц практически невозможно, поэтому состояние после снятия запрещенной комбинации будет определяться оставшейся единицей. Таким образом, RS-триггер может находиться в трех состояниях, два из которых устойчивых и одно не устойчивое. На рис.3 приведена схема синхронного RS-триггера. По сравнению с асинхронным триггером добавились два логических элемента «И-НЕ». Тем самым добавлен вход синхронизации «С». При этом принцип работы остался прежний за исключением того, что все процессы синхронны (см. табл. 2). <img src="images/statyi/FPGA/OCT/RSFF_sh3.jpg" border="0" alt="" style="display: block; margin-left: auto; margin-right: auto;" /> Рис.3. Простейший RS-триггер (синхронный) на элементах 2И-НЕ. В таблице 2 приведена таблица истинности для синхронного RS-триггера. <div align="center"> <table border="1" cellspacing="0" cellpadding="0"> <tbody> <tr> <td> С </td> <td> R </td> <td> S </td> <td> Q(t) </td> <td> Q(t+1) </td> <td> Пояснения </td> </tr> <tr> <td> 0 </td> <td> x </td> <td> x </td> <td> 0 </td> <td> 0 </td> <td rowspan="2"> Режим хранения информации </td> </tr> <tr> <td> 0 </td> <td> x </td> <td> x </td> <td> 1 </td> <td> 1 </td> </tr> <tr> <td> 1 </td> <td> 0 </td> <td> 0 </td> <td> 0 </td> <td> 0 </td> <td rowspan="2"> Режим хранения информации </td> </tr> <tr> <td> 1 </td> <td> 0 </td> <td> 0 </td> <td> 1 </td> <td> 1 </td> </tr> <tr> <td> 1 </td> <td> 0 </td> <td> 1 </td> <td> 0 </td> <td> 1 </td> <td rowspan="2"> Режим установки единицы S=1 </td> </tr> <tr> <td> 1 </td> <td> 0 </td> <td> 1 </td> <td> 1 </td> <td> 1 </td> </tr> <tr> <td> 1 </td> <td> 1 </td> <td> 0 </td> <td> 0 </td> <td> 0 </td> <td rowspan="2"> Режим записи нуля R=1 </td> </tr> <tr> <td> 1 </td> <td> 1 </td> <td> 0 </td> <td> 1 </td> <td> 0 </td> </tr> <tr> <td> 1 </td> <td> 1 </td> <td> 1 </td> <td> 0 </td> <td> * </td> <td rowspan="2"> R=S=1 запрещенная комбинация </td> </tr> <tr> <td> 1 </td> <td> 1 </td> <td> 1 </td> <td> 1 </td> <td> * </td> </tr> </tbody> </table> </div> Таблица 2. Таблица истинности RS-триггера (синхронного). </div>

<div class="feed-description"> JK – триггер по своей структуре и принципу работы очень сильно напоминают RS-триггер за исключением того, что в JK – триггере постарались и убрали запрещенную комбинацию. Таки образом, JK – триггер состоит из двух синхронных RS-триггеров с дополнительной логикой, которая и исключает запрещенную комбинацию см. рис. 1. <img src="images/statyi/FPGA/OCT/JKFF_sh1.jpg" border="0" alt="" style="display: block; margin-left: auto; margin-right: auto;" /> Рис.1. Структура JK – триггера В таблице 2 приводится таблица истинности для JK-триггера. Она идентична той, что приводилась для RS-триггера. Вход «J» (от <a href="http://ru.wikipedia.org/wiki/%D0%90%D0%BD%D0%B3%D0%BB%D0%B8%D0%B9%D1%81%D0%BA%D0%B8%D0%B9_%D1%8F%D0%B7%D1%8B%D0%BA" title="Английский язык">англ.</a> Jump — прыжок) соответствует назначению входа «S» для RS-триггера, а «К» (от <a href="http://ru.wikipedia.org/wiki/%D0%90%D0%BD%D0%B3%D0%BB%D0%B8%D0%B9%D1%81%D0%BA%D0%B8%D0%B9_%D1%8F%D0%B7%D1%8B%D0%BA" title="Английский язык">англ.</a> Kill — убить) - это «R» у RS-триггера. <div align="center"> <table style="width: 400px;" border="1" cellspacing="0" cellpadding="0"> <tbody> <tr> <td width="30"> С </td> <td width="30"> K </td> <td width="30"> J </td> <td width="30"> Q(t) </td> <td width="50"> Q(t+1) </td> <td> Пояснения </td> </tr> <tr> <td> 0 </td> <td> x </td> <td> x </td> <td> 0 </td> <td> 0 </td> <td rowspan="2"> Режим хранения информации </td> </tr> <tr> <td> 0 </td> <td> x </td> <td> x </td> <td> 1 </td> <td> 1 </td> </tr> <tr> <td> 1 </td> <td> 0 </td> <td> 0 </td> <td> 0 </td> <td> 0 </td> <td rowspan="2"> Режим хранения информации </td> </tr> <tr> <td> 1 </td> <td> 0 </td> <td> 0 </td> <td> 1 </td> <td> 1 </td> </tr> <tr> <td> 1 </td> <td> 0 </td> <td> 1 </td> <td> 0 </td> <td> 1 </td> <td rowspan="2"> Режим установки единицы J=1 </td> </tr> <tr> <td> 1 </td> <td> 0 </td> <td> 1 </td> <td> 1 </td> <td> 1 </td> </tr> <tr> <td> 1 </td> <td> 1 </td> <td> 0 </td> <td> 0 </td> <td> 0 </td> <td rowspan="2"> Режим записи нуля K=1 </td> </tr> <tr> <td> 1 </td> <td> 1 </td> <td> 0 </td> <td> 1 </td> <td> 0 </td> </tr> <tr> <td> 1 </td> <td> 1 </td> <td> 1 </td> <td> 0 </td> <td> 1 </td> <td rowspan="2"> K=J=1 счетный режим триггера </td> </tr> <tr> <td> 1 </td> <td> 1 </td> <td> 1 </td> <td> 1 </td> <td> 0 </td> </tr> </tbody> </table> </div> Таблица 1. Таблица истинности для JK – триггера На базе JK-триггера возможно построить D-триггер или Т-триггер. Как видно из таблицы истинности JK-триггера, он переходит в инверсное состояние каждый раз при одновременной подаче на входы J и K логической единицы. Это свойство позволяет создать на базе JK-триггера Т-триггер, объединив входы J и К. Алгоритм функционирования JK-триггера можно представить формулой: <img src="images/statyi/FPGA/OCT/JKFF_form1.jpg" border="0" alt="" style="display: block; margin-left: auto; margin-right: auto;" /></div>

<div class="feed-description"> Такие типы триггеров как JK и RS с их функциональным описание я привел скорее больше для справки, нежели с целью навязать необходимость их применения в современных проектах. Хотя и они тоже имеют место быть. Чаще всего, если не сказать всегда используют D-триггеры, T-триггеры. О них сейчас и пойдет речь. D-триггер (D от англ. delay — задержка, либо от data - данные) – это цифровое устройство имеющее два устойчивых состояния. D-триггер «щелкает» только в синхронном режиме, а сбрасывается как в синхронном так и асинхронном режимах. Чаще всего D-триггер используют как элементарную ячейку памяти. Т.е. для хранения битовой информации. При необходимости записать больше чем 1 бит данных, объединяют D-триггеры и получают жизненно важные регистры. На рис.1 изображено УГО «D – триггера» от ф. Xilinx. <img src="images/statyi/FPGA/OCT/DFF_sh1.jpg" border="0" alt="" style="display: block; margin-left: auto; margin-right: auto;" /> Рис.1. УГО «D – триггера» от ф. Xilinx Триггер имеет 4 входа: - «D» - (data) данные предназначенные для записи; - «CE» - (clock enable) разрешение/запрет тактирования; - «С» - (clock) тактовый вход; - «R» - (reset) вход сброса. И один выход: - «Q» - выход состояния триггера. Триггер записывает по положительному/отрицательному (в зависимости от типа триггера) фронту тактового сигнала. Т.е. если рассматривать триггер, приведенный на рис.1, то ему соответствует следующая таблица истинности (см. табл. 1) <div align="center"> <table style="margin-left: auto; margin-right: auto; width: 261px; height: 109px;" border="1" cellpadding="0"> <thead> <tr> <td colspan="4" valign="top"> Inputs </td> <td valign="top"> Outputs </td> </tr> <tr> <td valign="top"> R </td> <td valign="top"> CE </td> <td valign="top"> D </td> <td valign="top"> C </td> <td valign="top"> Q </td> </tr> </thead> <tbody> <tr> <td valign="top"> 1 </td> <td valign="top"> X </td> <td valign="top"> X </td> <td valign="top"> ↑ </td> <td valign="top"> 0 (процесс сброса) </td> </tr> <tr> <td valign="top"> 0 </td> <td valign="top"> 0 </td> <td valign="top"> X </td> <td valign="top"> X </td> <td valign="top"> No Change (блокировка) </td> </tr> <tr> <td valign="top"> 0 </td> <td valign="top"> 1 </td> <td valign="top"> D </td> <td valign="top"> ↑ </td> <td valign="top"> D (процесс записи) </td> </tr> </tbody> </table> </div> Табл.1. Таблица истинности для «D – триггера» стробирующего положительным фронтом тактов, а также имеющего синхронный сброс. Из таблицы видно, если на входе «R» установлена лог. 1, тогда с приходом ближайшего положительного тактового фронта триггер перейдет в нулевое состояние (сбросится). В том случае, когда «R» и «CE» = лог. «0», тогда триггер просто не работает, его содержимое остается прежним. Если на входе сброса оставить лог. нуль «R» = 0, а на входе «CE» = 1 установить лог.1., тогда триггер запишет на выход «Q» состояние входа «D» на момент прихода положительного тактового импульса.</div>

<div class="feed-description"> Т-триггер – это счётный триггер. Можно рассматривать его на основе JK-триггеров, но мы этого делать не будем. Мы упростим себе задачу и возьмем за основу «D-триггер», принцип работы которого нам известен из ранних статей. Напомню, что «D-триггер» записывает состояние входа «D» по нарастающему фронту. Если взять инверсный выход «Q» и подключить его к входу «D», то останется только один вход для тактов «С» и сигнал разрешения тактов «СЕ». При тактировании такого устройства на выходе «Q» будет считаться количество импульсов на входе «С». Но в силу того что считаем мы одним битом, то и счет будет от 0 до 1. Т.е. 0-1-0-1-0-1 …..и т.д. На рис. 1 приведу пример схемы включения «D-триггера» для организации счетного «Т-триггера». <img src="images/statyi/FPGA/OCT/TFF_sh1.jpg" border="0" alt="" style="display: block; margin-left: auto; margin-right: auto;" /> Рис. 1. Счетный триггер типа «Т» На временной диаграмме (см.рис.2) приведены сигналы «С» и «Q» для «Т-триггера». <img src="images/statyi/FPGA/OCT/TFF_sh2.jpg" border="0" alt="" style="display: block; margin-left: auto; margin-right: auto;" /> Рис.2. Временные диаграммы работы счетного «Т-триггера»</div>

<div class="feed-description"> Шифратор – это комбинационное цифровое логическое устройство преобразующее номер входного сигнала в выходной двоичный код. Т.е. выполняет функцию обратную дешифратору. Полный двоичный шифратор имеет n выходов и 2nвходов, где n – разрядность двоичного входа (см. рис.1). <img src="images/statyi/FPGA/OCT/CD_DC/CDDC_sh1.jpg" border="0" alt="" style="display: block; margin-left: auto; margin-right: auto;" /> Рис.1. УГО шифратора 4х2 Микросхемы шифраторов обозначаются на схемах буквами «CD» (от англ. Coder – кодирующее устройство). Рассмотрим таблицу истинности классического шифратора (см. табл. 1). <div align="center"> <table border="1" cellspacing="0" cellpadding="0"> <tbody> <tr> <td valign="top"> Вход х(3:0) </td> <td valign="top"> Выход y(1:0) </td> </tr> <tr> <td valign="top"> 0001 </td> <td valign="top"> 00 </td> </tr> <tr> <td valign="top"> 0010 </td> <td valign="top"> 01 </td> </tr> <tr> <td valign="top"> 0100 </td> <td valign="top"> 10 </td> </tr> <tr> <td valign="top"> 1000 </td> <td valign="top"> 11 </td> </tr> </tbody> </table> </div> Таблица 1. Таблица истинности шифратора 4х2 Из таблицы истинности видно, что на выходе «y(1:0)» отображается номер входа, на котором установлена логическая единица. Дешифратор преобразует входной двоичный код в управляющий сигнал только на одном из своих выходов. В общем случае, дешифратор имеет n однофазных выходов и 2n выходов, где n – разрядность дешифрируемого кода. Блок дешифратора на схеме обозначаются буквами «DC» (от англ. Decoder – декодирующее устройство) (см.рис.2). <img src="images/statyi/FPGA/OCT/CD_DC/CDDC_sh2.jpg" border="0" alt="" style="display: block; margin-left: auto; margin-right: auto;" /> Рис.2. УГО дешифратора 2х4 Активным всегда является только один выход дешифратора, при этом номер этого выхода и соответствующий номер этого сигнала однозначно определяется входным кодом. Т.е. при сигнале на входе дешифратора 00 мы получаем 1 на нулевом выходе. При сигнале на входе 01 получаем 1 на первом выходе. При сигнале на входе 10, получаем 1 на втором выходе, и т.д. (см. табл. истинности табл.2). <div align="center"> <table border="1" cellspacing="0" cellpadding="0"> <tbody> <tr> <td valign="top"> Вход X(1:0) </td> <td valign="top"> Выход F(3:0) </td> </tr> <tr> <td valign="top"> 00 </td> <td valign="top"> 0001 </td> </tr> <tr> <td valign="top"> 01 </td> <td valign="top"> 0010 </td> </tr> <tr> <td valign="top"> 10 </td> <td valign="top"> 0100 </td> </tr> <tr> <td valign="top"> 11 </td> <td valign="top"> 1000 </td> </tr> </tbody> </table> </div> Таблица 2. Таблица истинности дешифратора 2х4 </div>

<div class="feed-description"> Двоичный счетчик (binary counter) представляет собой совокупность регистра и сумматора. Двоичный счетчик выполняет функцию подсчета входных импульсов. Разновидностей двоичного счетчика достаточно много: - инкрементирующий двоичный счетчик; - декрементирующий двоичный счетчик; - двоичный счетчик с асинхронным сбросом; - двоичный счетчик с синхронным сбросом; - двоичный счетчик с загрузкой; -двоичный счетчик с управлением направления счета и т.д. А так же существует множество счетчиков, которые сочетают в себе вышеуказанные свойства. Рассмотрим принцип работы на примере 4-х разрядного двоичного инкрементирующего счетчика. УГО приведено на рис.1. <img src="images/statyi/FPGA/OCT/Count/count_sh1.jpg" border="0" alt="" style="display: block; margin-left: auto; margin-right: auto;" /> Рис.1. Двоичный инкрементирующий счетчик <img src="images/statyi/FPGA/OCT/Count/count_sh2.jpg" border="0" alt="" style="display: block; margin-left: auto; margin-right: auto;" /> Рис.2. Структура двоичного 4-х разрядного счетчика Из рис.2. видно, что счетчик в самом простом его представлении состоит регистра (FD4RE) с синхронным сбросом и Сумматором (ADD4). Таким образом, каждый новый такт в регистр (FD4RE) записывается собственное содержимое, увеличенное на единицу. Вот и весь принцип работы двоичного счетчика. В случае декрементного счетчика все аналогично, только вместо сумматора используют вычитающее устройство. Таблица истинности двоичного счетчика приведена в Табл.1. А временные диаграммы см. рис.3. <img src="images/statyi/FPGA/OCT/Count/count_sh3.jpg" border="0" alt="" style="display: block; margin-left: auto; margin-right: auto;" /> Рис.3. Временные диаграммы работы счетчика <div align="center"> <table border="1" cellspacing="0" cellpadding="0"> <tbody> <tr> <td width="164"> номер входного импульса </td> <td width="22"> Q3 </td> <td width="22"> Q2 </td> <td width="22"> Q1 </td> <td width="22"> Q0 </td> </tr> <tr> <td width="164"> 0 </td> <td> 0 </td> <td> 0 </td> <td> 0 </td> <td> 0 </td> </tr> <tr> <td width="164"> 1 </td> <td> 0 </td> <td> 0 </td> <td> 0 </td> <td> 1 </td> </tr> <tr> <td width="164"> 2 </td> <td> 0 </td> <td> 0 </td> <td> 1 </td> <td> 0 </td> </tr> <tr> <td width="164"> 3 </td> <td> 0 </td> <td> 0 </td> <td> 1 </td> <td> 1 </td> </tr> <tr> <td width="164"> 4 </td> <td> 0 </td> <td> 1 </td> <td> 0 </td> <td> 0 </td> </tr> <tr> <td width="164"> 5 </td> <td> 0 </td> <td> 1 </td> <td> 0 </td> <td> 1 </td> </tr> <tr> <td width="164"> 6 </td> <td> 0 </td> <td> 1 </td> <td> 1 </td> <td> 0 </td> </tr> <tr> <td width="164"> 7 </td> <td> 0 </td> <td> 1 </td> <td> 1 </td> <td> 1 </td> </tr> <tr> <td width="164"> 8 </td> <td> 1 </td> <td> 0 </td> <td> 0 </td> <td> 0 </td> </tr> <tr> <td width="164"> 9 </td> <td> 1 </td> <td> 0 </td> <td> 0 </td> <td> 1 </td> </tr> <tr> <td width="164"> 10 </td> <td> 1 </td> <td> 0 </td> <td> 1 </td> <td> 0 </td> </tr> <tr> <td width="164"> 11 </td> <td> 1 </td> <td> 0 </td> <td> 1 </td> <td> 1 </td> </tr> <tr> <td width="164"> 12 </td> <td> 1 </td> <td> 1 </td> <td> 0 </td> <td> 0 </td> </tr> <tr> <td width="164"> 13 </td> <td> 1 </td> <td> 1 </td> <td> 0 </td> <td> 1 </td> </tr> <tr> <td width="164"> 14 </td> <td> 1 </td> <td> 1 </td> <td> 1 </td> <td> 0 </td> </tr> <tr> <td width="164"> 15 </td> <td> 1 </td> <td> 1 </td> <td> 1 </td> <td> 1 </td> </tr> </tbody> </table> </div> Табл.1. Таблица истинности двоичного счетчика </div>

<div class="feed-description"> Мультиплексоры (multiplexer – коммутатор, multi – много, plex – сеть) – устройства, передающие сигнал с одного из входов, указанного в адресе, на общий выход. На рис 1 изображен простейший битовый мультиплексор. <img src="images/statyi/FPGA/OCT/MUX/mux_sh1.jpg" border="0" alt="" style="display: block; margin-left: auto; margin-right: auto;" /> Рис.1. Битовый мультиплексор Принцип работы заключается в том, что при установки на вход «S0» уровня лог. «1» сигнал на входе «O» равен сигналу «D1». Если «S0» = лог.0, тогда «O» = «D0». В таблице 1 приводится таблица истинности битового мультиплексора. <div align="center"> <table style="margin-left: auto; margin-right: auto;" border="1" cellspacing="0" cellpadding="0"> <tbody> <tr> <td valign="top"> S0 </td> <td valign="top"> D0 </td> <td valign="top"> D1 </td> <td valign="top"> О </td> </tr> <tr> <td valign="top"> 0 </td> <td valign="top"> 1 </td> <td valign="top"> 0 </td> <td valign="top"> 1 </td> </tr> <tr> <td valign="top"> 1 </td> <td valign="top"> 0 </td> <td valign="top"> 1 </td> <td valign="top"> 1 </td> </tr> <tr> <td valign="top"> Z </td> <td valign="top"> 1 </td> <td valign="top"> 1 </td> <td valign="top"> Z </td> </tr> </tbody> </table> </div> Табл.1 Таблица истинности битового мультиплексора Мультиплексоры также бывают на 4, 8, 16, 32 бита. Т.е. возникает необходимость мультиплексировать любое количество входных бит на единственный выход. Так же возможна коммутация байтовых входов на единый байтовый выход мультиплексора, принцип функционирования подобного устройства аналогичен. Т.е. при установки на адресную шину «S» определенной комбинации код преобразуется и разрешает на выход «О» любой из входных байт данных (см. рис. 2). <img src="images/statyi/FPGA/OCT/MUX/mux_sh2.jpg" border="0" alt="" style="display: block; margin-left: auto; margin-right: auto;" /> Рис.2. Байтовый мультиплексор</div>

<div class="feed-description"> Оперативная память в отечественной терминологии – это оперативное запоминающее устройство, а в западной RAM, то есть «Random Acsess Memory» или память с произвольным доступом. ОЗУ представляет собой область временного хранения данных при помощи которых обеспечивается функционирование программного обеспечения. Память состоит из ячеек, каждая из которых предназначена для хранения определенного объема данных. Конкретная ячейка ОЗУ выбирается при помощи двоичного кода – адреса ячейки. Объем памяти ОЗУ зависит от количества ячеек содержащихся в ней или от количества адресной шины. Объем ОЗУ (глубину RAM) можно определить, возведя 2n, где n – количество разрядов в адресной шине. ОЗУ состоит из адресного дешифратора и регистровых ячеек памяти. Адрес дешифрируется и разрешает доступ к содержимому выбранного регистра памяти. Считывание и запись производится под управлением сигналов «WR» (от англ. Write -запись) и «RD» (от англ. Read - чтение). Так же память может быть синхронной и асинхронной, т.е. работать от тактов, либо асинхронно управляться сигналами записи и чтения. Так же можно на УГО увидеть такой сигнал как «CS» (от англ. слова «CS» - chip select), который позволяет использовать единое адресное пространство. УГО RAM приводится на рис. 1. <img src="images/statyi/FPGA/OCT/RAM/ram_sh1.jpg" border="0" alt="" style="display: block; margin-left: auto; margin-right: auto;" /> Рис.1. УГО RAM(ОЗУ) </div>

<div class="feed-description"> ROM (read only memory — память доступная только для чтения). Функции этого устройства понятны из названия. Т.е. это энергонезависимая память, с которой можно только считывать в процессе работы какого-либо устройства. В силу того, что ряд моих статей предназначен преимущественно для разъяснения принципов функционирования кодовых конструкций, поэтому я абстрагируюсь от ROM микросхем и истории их возникновения. И так, ROM память: <ol> <li>Закладывается на стадии разработки устройства;</li> <li>С неё можно только считывать в процессе работы устройства;</li> <li>Она энергонезависимая.</li> </ol> На рисунке 1 приведено УГО ROM памяти. <img src="images/statyi/FPGA/OCT/ROM/ROM_sh1.jpg" border="0" alt="" style="display: block; margin-left: auto; margin-right: auto;" /> Рис.1. УГО ROM памяти Из рисунка видно, что ROM память имеет вход выбора микросхемы «CS», адресные входы «A(4:0)» и выходную шину данных «D(7:0)». При установки на адресную шину значения от 0 до 32 и установить сигнал выбора микросхемы в нуль (как правило, логика инверсная на сигналах типа WR, RD, CS) на выходной шине данных появится содержимое той ячейки памяти, на которую указал адрес. Для нарядности привожу упрощённые временные диаграммы на рис.2. <img src="images/statyi/FPGA/OCT/ROM/ROM_sh2.jpg" border="0" alt="" style="display: block; margin-left: auto; margin-right: auto;" /> Рис.2. Временные диаграммы работы ROM памяти </div>